LA Modul 3 Percobaan 1
Laporan Akhir Modul 3 Percobaan 1
Clock Input: Sinyal clock diberikan pada input CLK dari flip-flop pertama (U1). Clock ini akan memicu perubahan pada flip-flop, yang menyebabkan rangkaian bekerja sebagai counter.
Pengaturan Input J dan K: Dalam rangkaian ini, semua input J dan K diatur pada logika 1 (dengan SW1 dan SW2). Ini membuat setiap flip-flop bekerja dalam mode toggle, di mana outputnya akan berubah keadaan (0 menjadi 1 atau 1 menjadi 0) pada setiap sinyal clock.
Flip-Flop Berantai: Output dari setiap flip-flop terhubung ke clock flip-flop berikutnya. Artinya, setiap flip-flop hanya akan berganti kondisi setelah flip-flop sebelumnya mengalami perubahan. Ini adalah dasar dari counter biner berantai, yang menghasilkan perhitungan dalam biner.
Penghitungan Biner: Setiap flip-flop akan menghitung dalam bilangan biner, yang kemudian diterjemahkan menjadi nilai desimal pada 7-segment display.
Jawab :
Flip-flop akan terus berada dalam kondisi Reset (Q = 0) karena input R selalu aktif. Dengan kata lain, flip-flop tidak akan bisa berfungsi sebagai bagian dari counter karena outputnya selalu 0.
- Pola hitungan akan berubah karena clock flip-flop berikutnya akan dipicu oleh perubahan , yang merupakan kebalikan dari .
- Dengan , perubahan state flip-flop berikutnya akan terjadi saat turun dari 1 ke 0, sehingga menghasilkan perubahan urutan timing dalam counter.
- Urutan biner pada output counter tetap valid, tetapi polaritas clock yang berbeda dapat mempengaruhi timing dan bentuk gelombang keluaran.
- Download Rangkaian Simulasi klik disini
- Download datasheet 74LS112 Klik disini
Komentar
Posting Komentar